実装技術12月号2012年特別編集版 page 22/42

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203次元実装の最新動向を探るTSVによる3次元実装の動向12　　　実用化が進み始めたTSV採用デバイス　シリコンチップ内にビアを作成したシリコン貫通電極（Through Silicon Via、以下TSV）によって半導体を3 次元的（....

203次元実装の最新動向を探るTSVによる3次元実装の動向12　　　実用化が進み始めたTSV採用デバイス　シリコンチップ内にビアを作成したシリコン貫通電極（Through Silicon Via、以下TSV）によって半導体を3 次元的（以下、3D）に積み重ねて高密度デバイスを作るTSV技術は、半導体の微細加工の限界を超えるための次世代の新技術として注目され、10年近くにわたって活発に研究開発が続けられ、試作品は数多く発表されたが、実用的な量産品としては成功しなかった。その理由は加工工程の増加によってコストが上昇し、技術的難度によって歩留りも低下するためで、TSVによる高性能化と小型化のメリットがコスト上昇に見合わなかったためといえる。　しかし昨年からこの状況が変わりつつあり、TSVの実用化デバイスの発表が増えてきた。そのひとつとして、スマートフォンなどのモバイル機器用のDRAM メモリの高速化の要求に対して、プロセッサとの信号伝送用のバス幅を増加させて低電力化させた、TSVによるワイドI/O構造が注目されている。ワイドI/O メモリはスマートフォンの爆発的な増加から、TSV に対するキラーアプリ（大きな需要が期待できる応用）として考えられ、世界の半導体メーカーが開発を進めている。　また、TSV をもつシリコンインタポーザを使った2.5 次元（以下、2.5D）デバイスは3D 構造より比較的製作が容易とされ、高価格でも性能のよいFPGA（現場プログラムの可能なLSI）などが評価され始めた。またTSVの製造工程、装置、材料は過去に多くの種類が検討されてきたが、最近になってほぼ標準と考えられる工程が固まってきたので、これらについて述べる。　　　ビアミドルとビアラスト　　TSVは半導体の製造工程中で作られるが、半導体製造は大別するとトランジスタを作るFEOL（FrontEnd of Line）、回路配線を作るBEOL（Back End ofLine）、パッケージに組み込む実装工程（後工程）に分けられ、ビアをウエハ表面から作るか、裏面から作るかの選択もあり、従来5 種類の製作ポイントが提案されていた。しかし最近はビアミドル（FEOLとBEOLの中間点で表面から）とビアラスト（実装工程前に裏面から）の2種類に絞られてきた。　最近半導体の製造の流れ（サプライチェン）が従来の半導体メーカーによる一貫工程からファウンドリ（前工程専門メーカー）とOSAT（OutsourcedSemiconductor Assembly and Test、後工程専門メーカー）に分けられつつあることから、ビアミドルはファウンドリ、ビアラストはOSAT に適しているともいわれている。　代表的なビアミドルの断面図を図1（a）に示す。長野実装フォーラム ／ 傳田　精一図1　ビアミドルTSVの構造（a）Cu-TSV 断面（b）上層配線とビアの接続