実装技術4月号2012年特別編集版 page 29/34

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51　このようにWide I/Oメモリはこれまでのメモリに対して大幅な消費電力の削減が期待されています。しかし、Wide I/Oメモリでは512ビットという多くのデータが同じタイミングでスイッチングをおこないます（図14）....

51　このようにWide I/Oメモリはこれまでのメモリに対して大幅な消費電力の削減が期待されています。しかし、Wide I/Oメモリでは512ビットという多くのデータが同じタイミングでスイッチングをおこないます（図14）。　このため、大きな同時スイッチングノイズが発生する危険性があります。この同時スイッチングノイズ対策として、Wide I/Oメモリでは多くの電源・グランドピンを用意します。　DDR2メモリではIO 電源ピンが大容量タイプでも8 本、IOグランドピンが8本ですが、Wide I/Oメモリではおのおの64（チャネルあたり16）本が用意されています。　また、パッケージ内でのメモリチップ間接続の方法にはL成分が大きく同時スイッチングノイズが発生しやすいワイヤボンディングではなく、TSV の使用が期待されています。5. System ICも対応が必要　モバイル用メモリを使う製品では、製品の小ささ、薄さ、軽さが大きな性能要素になります。このため、部品をできるだけ小さくするために、PoP（Packageon Package）実装やSoS（Siliconon Silicon）実装が多く使われます（図15）。　LPDDR2メモリのパッケージは0.4?0.65 mmピッチで89?240ボール（パッド）です。　これに対して、Wide I/Oメモリでは、40μm×50μmピッチで1200パッドとなります。　これを実装するためにはコントローラIC 側にも同じだけのパッドを配置、配線する必要があります（図16）。これだけの多ピンをファインピッチで接続するためにはコントローラIC 側の設計、高信頼性接続技術が要求されます。　システムICサイドでもWide I/Oメモリ対応技術が発表され始めています。前田真一の最新実装技術 あれこれ塾■マエダ　シンイチKEI Systems、( 株) 日本サーキット。日米で、高速システムの開発/ 解析コンサルティングを手がける。図15　PoP(Pckage on Package) 実装図11積分回路はＲが変化しても波形が変わる図13　CMOS 回路はスイッチング時に電力を消費する図16　ASIC 側にもWide I/Oメモリに対応したパッド配置が必要図12ドライバの出力インピーダンスを大きくすると信号は遅くなるが消費電力は減少する図14　最大512ビットが同時にスイッチング