ブックタイトル実装技術6月号2015年特別編集版

概要

実装技術6月号2015年特別編集版

これあれ塾前田真一の最新実装技術連 載第51回 ウエラブル機器とエンベッデッド・パッシブ1. ICのコスト　IC の価格では、チップ（ダイ）のコストが大きな割合を占めています。ICチップの歩留まりや、ダイの面積が話題になるのはそれが価格に大きく結びついているからです。　ダイの面積が小さくなれば、1 枚のウエハから取れるダイの数が多くなると同時に歩留まりも向上します（図1）。同様にウエハのサイズが大きくなれば、1 枚のウエハから取れるダイの数が多くなり、ダイ1 個あたりの価格が安くなります（図2）。　このため、メモリなどのように同じ機能のICを長期にわたり作り続ける場合、製造技術の進歩に従い、微細化してダイサイズを小さくするシュリンク化が行われます。　特殊なフリップ実装基板を除いて、ICはシリコンチップのままでは基板には実装できません。一部の例外を除いてはICチップはパッケージング（封止）された形で流通し、基板へ実装されます。ここでのパッケージはダイのパッドから基板のピン（ボール）への配線をするためのインタポーザとダイを封止し、ダイの保護とダイが発生する熱を効率良く放熱するためのパッケージングがあります。　また、IC内部の回路動作によるICの急激なICの消費電力の変化を抑えるためのオン・パッケージ・コンデンサなどの回路部品や実装もパッケージングの一部となります。　要するに部品としてのIC のコストで、ダイ以外のコストがパッケージコストとなります。　これまでは、このパッケージングのコストは非常に安価で、安いコストで、信頼性の高くすることが、パッケージング技術の大きな開発目標でした。　リードフレームにプラスチック封止を行うIC ではパッケージコストは微々たるもので、ICコストの90 ％以上はダイのコストとなっています。　しかし、近年はIC のコストでパッケージが占める割合が急速に大きくなってきました。ICの端子が急激に増え、また、消費電力が膨大になるにつれ、IC のパッケージコストが上がり、場合によってはダイのコストより、パッケージのコストの方が高くなっている場合もあります。　今後、TSVによるダイの2.5 次元実装や3 次元実装が多くなれば、パッケージングコストの割合はますます大きくなって行きます（図3）。　今後は高機能LSIほど、チップのコスト以上にパッケージのコスト上昇が大きくなり、LSIのコストに占めるパッケージングコストが大きくなってきます。たとえば、あるパッケージング会社のエンジニアは、「TSV 製造技術は確立され、量産化することは可能だが、TSVのコストを吸収できる高付加価値製品が少ないので普及していない」といっています。　逆にいえば、高性能LSIであればTSVを使った高価なパッケージが使える、ということです。2. ビルドアップ基板　IC のピン数が少ない時は、IC のダイパッドからICの部品ピンまでの接続を担うインタポーザには、主にリードフレームが使われます（図4）。　リードフレームは薄い鉄や銅とすずやニッケルなどの合金をプレスして作成するので、非常に安価で作成できます。しかし、ダイパッド（インナーリード）から基板に接続するピン（アウターリード）への接続は1対1にストレートにしか接続できません。　ダイの信号が多くなり、ダイパッドがダイの周辺だけで配置できなくなったり、部品ピンがFPGAやBGA のようにアレー状になるとリードフレームでは対応できません（図5）。I C のピン数が多くなると、チップのダイパッドとBGA のボール配置の位置関係が、複雑に交差してきます。ダイパッドとBGAピン配置が交差すれば、インタポーザには多層の配線板を使わなければなりません。　インタポーザ基板は、外形は小さいのです図1　Die の小型化図2　ウエハの大型化66