ブックタイトル実装技術１２月号2013年特別編集版

概要

実装技術１２月号2013年特別編集版

19TSVによる3Dと2.5D実装の動向半導体実装3雑な状態になると想像され、今後半導体の生産、販売競争は激化するであろう。　　　3DワイドIOへの期待と課題　TSV技術は多くの特徴をもつため、その発展を期待されながら、しかしコスト面などから量産するデバイスがない点が問題であるとされてきた。しかし、2012 年ごろから爆発的に普及しはじめたスマートフォンではTSVの特徴が活かせることから大きく期待され、開発が進められた。スマートフォンではメモリとモバイルプロセッサ間のデータの伝送量（バンド幅）が大きく、消費電力が少ないことが要求されるからである。TSVでは短いビアによって、プロセッサとメモリを接続するバス幅を広く取れるワイドIOが実現する。ピンあたりの伝送速度が比較的低いために消費電力が少なくなり、充電後長時間の使用が可能になる。　JEDEC（米国半導体技術協会）ではDRAMとモバイルプロセッサを3D構造に積層したデバイスを規格化し、512ビット（ピン数では1020本以上）のTSVピン配置を発表した。DRAMメーカーはいち早くワイドIO対応チップを完成したが、プロセッサへの適用は必ずしも容易ではなく、かなり遅れて試作チップが発表された。図2 にQualcommが発表したワイドIOの積層チップ断面（メモリが2チップと4チップ構成）を示す1）。TSVが最下層のプロセッサチップまで連続していないが、これはプロセッサのTSV配置が異なるためである。しかしワイドIOのスマートフオンへの搭載は2013 年中には行われず、最新のiPhone5Sでも従来形のDDR3 チップを使ったPoPパッケージ（package onpackage）が使われている。　現在使われているDRAMとプロセッサの接続状態で、高速形のDDR3、開発中のDDR4、ワイドIO、次期モデルのワイドIO2の比較とバンド幅を図3に示す。図でDDRの場合はメモリとプロセッサ間のバス幅が長くて狭く、ワイドIO（TSV）では広くて短いことを示している。これらの接続でバンド幅はピンあたりのデータ伝送速度×バス幅で計算されるが、ワイドIOのバンド幅は12.5GB/sで現在のDDR3の6.4GB/sより大きく電力もかなり少ない。しかし、2014年に採用されるといわれるDDR4では10.4GB/sとワイドIOと同程度のバンド幅が想定される。DDR4の方が実装上容易であることから、ワイドIOは使われないという意見も出てきている。しかしデータ伝送速度を改善したワイドIO2ではバンド幅が51.2GB/s程度と有利になり、次世代のDDR5では電力消費が大きくなるので、ワイドIO2がメインになると考えられる。長野実装フォーラム図3　DDR系とワイドIOのバンド幅比較図2　3DワイドIO積層チップの断面